Chapter 18 CMOS Processing Technology_集成varactor电容剖面图

Chapter 18 CMOS Processing Technology

这一章介绍CMOS制造工艺, 介绍wafer制作, 光刻, 氧化, 离子注入, 沉淀(deposition)和刻蚀. 然后介绍MOS管制作流程, 最后介绍被动器件和互连接.

18.1 General Considerations

sheet resistance为方块电阻. R = ρL/(W · t), 方块电阻定义为R = ρ/t.

18.2 Wafer Processing

首先要生产出高纯度, 无缺陷的wafer硅片.

18.3 Photolithography

有多少层layer, 就需要多少层mask 来进行光刻, 直接决定流片费用

18.4 Oxidation

硅可以形成良好的氧化层, 在器件之间可形成场氧化层field oxide (FOX)

18.5 Ion Implantation

光刻形成的区域由离子注入, 离子注入会破坏硅晶格, 注入后wafer需要高温退火(annealing). 另外离子注入会倾斜7-9度, 以形成稳定的注入深度

18.6 Deposition and Etching

器件的制造需要沉淀(deposition)多层材料, 包括多晶硅, 非导电材料隔离各层,和金属连接层.

多晶硅沉积(长)到非导电材料的常用方法是chemical vapor deposition (CVD), 即化学气相沉积

刻蚀etching小窗口, 深depth也很关键.

18.7 Device Fabrication

18.7.1 Active Devices

P型wafer, 产生N阱, 然后产生FOX, 形成栅氧, 然后形成Source和Drain有源区.

Back-End Processing

back-end第一步 silicidation(金半)是在S/D有源区上撒上薄的金属层, 能有效降低sheet resistance.

back-end下一步骤是在多晶硅上和有源区上打连接Metal1-D/S/Gate的contact mask.

M2到M1就需要M2一层mask和M2-M1的VIA孔, 一共两层mask.

bacl-end最后一步是在wafer上撒上passivation钝化层保护wafer表面.

18.7.2 Passive Devices

silicided poly, silicided n+, p+可形成电阻, sheet resistance 1kohm. 金属sheet resistance在100 mohm - 30mohm左右.

Capacitors

对于模拟设计我们关心: 寄生到sub的电容, 电容有效值和非线形.

最常用的MOS Cap, 如下所示, 其电容值受Vc的影响很大, 因此也叫varactor.

另外MOS cap会包含串联电阻ESR, 沟道电阻计算在内

tau的计算如下. 为了减小Cap上串联的电阻, 需要使L最小.

一般来说MOS cap会通过并行多个宽的device来组成, 而不是用一个方形块.

对于需要精准电容的场景, 可用多层金属叠到一起做cap, 即MOM电容. 无论MOS cap还是金属cap都需要注意到衬底的coupling cap.

18.7.3 Interconnects

对于金属走线, 典型sheet resistance 最顶层 30mΩ, 低层100mΩ.

另外是electromigration(EM), 即金属走线电流能力. 一般来说, 对于M1-M3底层金属, 110C下电流能力为1um走1mA, 对于Top metal™电流能力要大一些, 达到1um走1.6mA.

另外需要注意走线之间的寄生电容, 可抽取后仿真网表用caplist查. 另外需要注意走线到sub的fringe cap.

18.8 Latch-Up

CMOS工艺需要注意栅锁latch-up.

如下图所示. PMOS+NMOS形成了Q1 PNP和Q2 NPN两组三极管. 其base接到了各自的collector. 当X点由于couple或者电流抬高, Ic2增加, VY下降, Ic1增加, 导致VX更加上升. 最终从VDD上消耗极大的电流, 导致VDD拉垮或者器件烧毁.

为了预防latch-up, prcess和circut engineer需要确保上面loop gain远小于1.

layout需要把n-well的contact孔多打一些, 降低R2阻抗. 同理p-well也要多打, 降低R1阻抗.