FPGA随机数生成器：Verilog实现与原理

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简介：本项目“random_num_gen.rar”专注于使用Verilog语言在FPGA上实现高效且可预测的随机数生成器。项目将详细探讨随机数生成的原理以及如何在硬件描述语言中实现此功能。随机数生成器对加密、模拟、测试等多个领域至关重要，尤其是对性能要求高的应用。我们使用线性同余法等算法，并结合硬件随机事件来提高生成的随机性。此项目对于深入理解硬件设计和随机数生成机制具有重要价值。

1. 随机数生成在电子设计自动化中的重要性

在现代电子设计自动化（EDA）领域，随机数生成是一个基础而又至关重要的组件。从硬件仿真的测试向量生成，到算法的验证与优化，再到系统性能评估，随机数的应用无处不在。在不同的应用场景中，随机数的分布特性和生成速度直接影响到设计的质量和效率。

本章将首先介绍随机数生成的基本概念及其在EDA中的关键作用，然后探讨随机数生成技术的发展趋势，以及在FPGA平台上实现高效随机数生成的必要性和优势。通过对随机数生成重要性的深刻理解，我们将为后续章节中更深层次的技术探讨和实践应用打下坚实基础。

2. 使用Verilog实现FPGA随机数生成器的设计

2.1 Verilog基础与随机数生成器设计概述

2.1.1 Verilog编程基础回顾

Verilog是一种用于电子系统设计和硬件描述语言(HDL)的IEEE标准。它允许设计师通过文本描述电路的行为和结构，并通过编译器转换为电路图或FPGA/ASIC的实际物理实现。在设计随机数生成器时，Verilog可以用来定义数据流、状态机以及实现特定的算法来生成序列。

回顾基础，我们需要关注以下几个核心概念：

模块（Modules） ：在Verilog中，一个模块代表一个电路块，可以拥有输入和输出端口。
数据类型 ：Verilog提供了不同的数据类型，包括整型（如reg, integer）和逻辑型（如wire）。
赋值语句 ：分为阻塞赋值（ = ）和非阻塞赋值（ <= ），它们在时序电路设计中扮演着不同的角色。
条件语句 ：如 if 和 case 语句，用来实现逻辑选择。
时序控制 ：如 always 块，通常与 @ （触发条件）结合使用，来定义电路在特定时序事件发生时的行为。

2.1.2 随机数生成器设计需求分析

随机数生成器在电子设计自动化(EDA)和测试领域具有广泛的应用。设计需求通常包括：

随机性 ：输出的数字序列必须具备高度的不可预测性，以满足随机性需求。
速度：生成随机数的速度需要足够快，以满足实时处理或高吞吐量应用的需求。
灵活性 ：设计应提供接口来调整随机数生成器的参数，以适应不同的应用场景。
可重复性 ：在给定初始种子的情况下，生成的序列应可重复，以便于调试和测试。

2.2 状态机设计与随机数生成逻辑实现

2.2.1 状态机设计原理

在数字电路设计中，状态机是决定电路行为的一个关键组件。一个状态机通常包含以下几个要素：

状态（States） ：系统可以存在的条件或模式。
转换（Transitions） ：在不同状态之间转换的规则。
事件（Events） ：触发状态转换的条件或输入。
动作（Actions） ：在特定状态下要执行的输出或过程。

对于随机数生成器来说，状态机通常用来控制算法的步骤，例如线性同余生成器的迭代过程。

2.2.2 随机数生成逻辑的实现方法

使用Verilog实现随机数生成逻辑，可以采用多种方法，包括线性反馈移位寄存器(LFSR)、线性同余生成器、以及结合硬件噪声源的真随机数生成器。

以线性反馈移位寄存器为例，其核心思想是使用一个移位寄存器，通过特定的反馈逻辑来更新寄存器的值，从而产生伪随机序列。

module lfsr( input clk, // 时钟信号 input reset, // 复位信号 output reg [7:0] random_num // 8位随机数输出);reg [7:0] lfsr_reg;always @(posedge clk or posedge reset) begin if (reset) begin lfsr_reg <= 8\'hFF; // 初始化寄存器 end else begin lfsr_reg <= {lfsr_reg[6:0], lfsr_reg[7] ^ lfsr_reg[3]}; // 根据线性反馈函数更新寄存器 endendassign random_num = lfsr_reg;endmodule

在这个例子中，我们创建了一个简单的LFSR，它通过移位和XOR操作生成随机数。参数 8\'hFF 是初始种子，可以为生成的序列提供一个起点。通过 always 块和 posedge clk or posedge reset 触发条件，我们定义了寄存器更新的时序逻辑。注意，为了保证仿真和实际FPGA硬件上的一致性，应使用非阻塞赋值。

2.3 Verilog仿真与测试

2.3.1 仿真环境的搭建

仿真环境的搭建是测试Verilog代码的基础，通常会用到仿真工具，比如ModelSim或者Vivado Simulator。在搭建仿真环境时，设计师需要创建一个测试平台（testbench），这个测试平台没有端口，用于生成测试激励并观察模块的行为。

`timescale 1ns / 1psmodule lfsr_tb;// 测试激励信号reg clk;reg reset;wire [7:0] random_num;// 实例化随机数生成器模块lfsr uut ( .clk(clk), .reset(reset), .random_num(random_num));// 时钟信号生成initial begin clk = 0; forever #10 clk = ~clk; // 生成周期为20ns的时钟信号end// 初始化和复位initial begin reset = 1; #20; reset = 0;endinitial begin // 测试激励代码 $monitor(\"Time = %t, Random Number = %h\", $time, random_num); #1000; // 运行1000ns后结束仿真 $finish;endendmodule

在这个测试平台中，我们通过 initial 块来初始化信号，并使用 forever 循环来生成时钟信号。 $monitor 是一个仿真特定的系统任务，用于在控制台打印信号值的变化。

2.3.2 随机数生成器的功能测试

功能测试的目的是验证随机数生成器是否按照预期工作。这通常包括检查随机数序列的随机性、周期性以及响应特定输入的变化。

在仿真结束后，我们可以通过查看控制台输出来分析随机数生成器的行为。输出的随机数序列应显示随机性，且不会在短时间内出现重复值。

此外，还可以使用更高级的测试方法，比如频率测试、序列相关性测试等，来进一步验证生成器的质量。对于硬件实现，还可以通过实际烧录到FPGA芯片进行验证。

2.4 随机数生成器的应用场景分析

随机数生成器在电子设计自动化中有广泛的应用场景，比如在测试自动化中模拟各种条件、在信号处理中生成噪声信号、在加密算法中生成密钥等。

在测试自动化中，随机数生成器能够提供测试向量，帮助设计师验证电路在不同输入下的响应。在信号处理中，随机生成的信号可以用来模拟真实环境下的干扰，以测试系统的鲁棒性。而在加密领域，高质量的随机数对于生成安全密钥至关重要。

以上内容将为读者提供一个深入理解和应用Verilog实现FPGA随机数生成器的全面视角。接下来章节将继续深入探讨线性同余法及其他随机数生成算法在FPGA上的应用。

3. 线性同余法及其他算法在随机数生成中的应用

3.1 线性同余法的基本原理与实现

3.1.1 线性同余法的理论基础

线性同余法（Linear Congruential Generator, LCG）是一种简单且广泛使用的伪随机数生成算法。其基本形式可以表示为一个递推关系式：

X_{n+1} = (aX_n + c) \\mod m

其中，(X_n) 是序列中的第n个数，(a)、(c) 和 (m) 是算法的参数。参数 (a) 称为乘数（multiplier），(c) 称为增量（increment），而 (m) 是模数（modulus）。当 (c = 0) 时，算法称为乘同余生成器（Multiplicative Congruential Generator, MCG）。

线性同余法生成的序列具有周期性，序列的周期最大为 (m)，但在实际应用中，通过选择合适的 (a)、(c) 和 (m) 参数，可以得到一个足够长的周期，从而确保随机性。

3.1.2 在FPGA上的线性同余法实现

在FPGA平台上实现线性同余法，首先需要将线性同余法的数学模型转换为硬件描述语言（如Verilog或VHDL）。以下是线性同余法的一个基本Verilog实现示例：

module lcg( input wire clk, // 时钟信号 input wire reset, // 异步复位信号 output reg [31:0] random_out // 输出的随机数);// 参数定义parameter A = 32\'d1664525;parameter C = 32\'d1013904223;parameter M = 32\'d2**32;reg [31:0] seed = 32\'d1; // 种子值always @(posedge clk or posedge reset) begin if (reset) begin seed <= 32\'d1; // 复位时重置种子值 random_out <= 32\'d1; end else begin seed <= (A * seed + C) % M; // 计算下一个随机数 random_out <= seed; endendendmodule

在上述代码中，我们定义了一个名为 lcg 的模块，它接受时钟信号 clk 和复位信号 reset ，输出一个32位的随机数 random_out 。模块内部使用了一个线性同余生成器算法，其中 A 、 C 和 M 是算法的参数。种子值 seed 在每个时钟上升沿更新，且当复位信号为高时重置。

3.2 其他随机数生成算法探讨

3.2.1 常见随机数生成算法简介

除了线性同余法，还有多种算法在硬件随机数生成中得到应用，比如：

米勒-拉宾（Miller-Rabin）算法 ：用于生成大数，常用于密码学中。
XORshift算法 ：利用位运算（特别是异或操作）来生成高质量的随机数序列。
Fibonacci LFSR（线性反馈移位寄存器） ：通过简单的位操作和反馈机制，产生周期性序列。

每种算法都有其特点和适用场景。例如，线性反馈移位寄存器（LFSR）非常适合硬件实现，因为它的操作基本上是位级操作，而米勒-拉宾算法在需要生成大量随机大整数时更为适用。

3.2.2 不同算法在FPGA上的适用性分析

在FPGA上实现随机数生成时，不仅要考虑算法的随机性质量，还要考虑资源消耗、速度、以及是否易于并行化等因素。例如，LFSR算法可以通过简单的逻辑门实现，并且易于并行化，非常适合资源受限的FPGA环境。而像米勒-拉宾这样的算法涉及更复杂的数学运算，可能不适合资源紧张的应用场景。

此外，为了进一步提升随机数生成器的性能，可以将多个算法组合使用。例如，可以将LFSR用于快速生成大量伪随机数，然后通过某种加密算法（如AES）进一步混淆这些数，以提供更高质量的随机输出。

表格 3.1：常用随机数生成算法比较

| 算法类型 | 随机性质量 | 硬件资源消耗 | 速度 | 并行性 | |-----------|------------|-------------|------|--------| | 线性同余法 | 低至中等 | 低 | 快 | 中等 | | XORshift | 中等 | 非常低 | 快 | 高 | | LFSR | 中等 | 非常低 | 中等 | 高 | | 米勒-拉宾 | 高 | 高 | 慢 | 低 |

通过上表，可以直观地看到不同算法在不同指标上的表现。这种对比有助于在实际项目中根据需要选择最合适的算法。

代码块 3.2：XORshift算法的Verilog实现

module xorshift( input wire clk, input wire reset, output reg [31:0] random_out);// 参数定义reg [31:0] s = 32\'d123456789;always @(posedge clk or posedge reset) begin if (reset) begin s <= 32\'d123456789; // 复位时初始化种子 end else begin s <= s ^ (s << 13); // 左移13位 s > 17); // 右移17位 s <= s ^ (s << 5); // 再左移5位 random_out <= s; endendendmodule

在上述代码中，我们展示了一个简单的XORshift算法实现。XORshift算法通过异或操作和位移来更新内部状态 s ，从而生成随机数。这种算法的优点是实现简单，运算速度快，但它并不适合所有场合，尤其是在对随机性质量有更高要求的应用中。

Mermaid流程图 3.1：FPGA上随机数生成器设计的决策流程

graph LRA[开始] --> B[选择随机数生成算法]B --> C{算法类型}C -->|线性同余法| D[实现LCG算法]C -->|XORshift| E[实现XORshift算法]C -->|LFSR| F[实现LFSR算法]C -->|米勒-拉宾| G[实现米勒-拉宾算法]D --> H[验证随机性质量]E --> HF --> HG --> HH --> I[优化设计]I --> J[测试和部署]J --> K[结束]

该流程图提供了一个决策过程，以指导在FPGA上设计随机数生成器时如何选择合适的算法，并进行实现、验证、优化和测试。

4. 硬件随机事件结合的重要性

4.1 硬件随机事件的原理与应用

4.1.1 硬件随机事件的产生机制

在数字逻辑设计中，硬件随机事件通常指的是那些不易于直接预测的物理现象，如热噪声、量子涨落或其他环境干扰。这些事件可以在设计中被用作随机数生成的基础。具体来说，热噪声是由电子设备内部电流流动造成的温度不均匀所产生的自然噪声，这种噪声具有很好的随机特性。

硬件随机数生成器（HRNG）往往利用热噪声或其他不可预测的物理现象来生成随机数。这些生成器的输出可以被数字化，并用于电子设计自动化（EDA）中，例如在仿真过程中模拟随机事件或在加密算法中生成密钥。

4.1.2 硬件随机事件在随机数生成中的作用

硬件随机事件在随机数生成中的作用体现在提供高质量随机数。硬件生成的随机数往往比软件生成的伪随机数拥有更好的随机性和不可预测性。在安全性要求极高的场合，如加密货币挖矿或网络安全领域，硬件随机数生成器是不可或缺的。

在FPGA设计中，可以通过专用的IP核来集成硬件随机数生成器，这样的IP核通常是基于特定硬件随机事件的。通过分析硬件随机事件，FPGA可以产生接近理想随机性的输出，用于各种需要高质量随机数据的应用场景。

4.2 随机数生成器的性能提升策略

4.2.1 提升随机数生成器性能的硬件策略

提升FPGA平台上随机数生成器性能的硬件策略包括使用高速和高精度的硬件随机数生成IP核，这些IP核通常设计了专门的滤波器和后处理模块以进一步提高随机数的质量。此外，增加额外的并行处理单元可以大幅提升随机数生成的吞吐量。

为了降低硬件资源消耗，设计者会尝试优化算法，以便用更少的逻辑资源生成随机数。例如，通过简化线性同余法的实现逻辑，减少乘法操作的数量，可降低FPGA资源的消耗。

4.2.2 提升随机数生成器性能的软件策略

在软件层面，提升性能的策略包括利用并行计算来加速随机数生成过程，以及动态优化随机数生成算法以适应不同的应用场景。例如，在FPGA平台上可以通过远程过程调用（RPC）来分发随机数生成任务，实现负载均衡和资源优化。

另外，优化随机数生成器的软件接口，提供易于使用的库和工具，可以帮助开发者更容易地集成高质量随机数生成功能到他们的应用中，从而提高开发效率。

为了进一步深入理解，让我们通过一个具体的案例来分析如何实现硬件随机数生成器的性能提升。

代码块与逻辑分析

module hardware_random_number_generator( input clk, input reset, output reg [31:0] random_number);// 用于产生随机数的寄存器和逻辑reg [31:0] lfsr_state = 32\'h1; // 线性反馈移位寄存器的初始状态always @(posedge clk or posedge reset) begin if (reset) begin lfsr_state <= 32\'h1; random_number <= 32\'h0; end else begin // 实现线性反馈移位寄存器的逻辑，此处省略具体实现细节 // 生成的random_number为硬件随机数输出 endendendmodule

逻辑分析：

模块定义了一个简单的硬件随机数生成器，接受时钟信号 clk 和复位信号 reset 。
lfsr_state 是一个32位的寄存器，作为线性反馈移位寄存器（LFSR）的状态变量，其初始值设为 32\'h1 。
在每个时钟上升沿，如果复位信号被激活，则将 lfsr_state 和 random_number 重置；否则，执行线性反馈移位寄存器的逻辑，更新状态并输出新的随机数。

参数说明：

clk ：时钟信号，驱动LFSR状态变化。
reset ：复位信号，用于将LFSR重置到初始状态。
random_number ：生成的随机数输出。

此代码块通过一个简单的LFSR实现，展示了硬件随机数生成器的基本实现方法。在实际应用中，可能需要结合硬件随机事件源来进一步提升随机数的质量。

表格展示

为了展示不同硬件随机数生成器策略的效果，以下是一个示例表格，比较了几种不同策略在随机数生成速度和质量方面的差异：

| 策略 | 生成速度 | 随机性质量 | 硬件资源消耗 | |------|----------|-------------|--------------| | 简单LFSR | 快 | 一般 | 低 | | 滤波器优化LFSR | 中 | 较高 | 中 | | 硬件噪声源 | 中 | 高 | 高 | | 高速并行LFSR | 很快 | 一般 | 高 |

流程图展示

下图展示了硬件随机数生成器设计的简化流程：

graph LRA[开始] --> B[初始化硬件资源]B --> C{选择随机数生成策略}C -->|简单LFSR| D[实现LFSR逻辑]C -->|滤波器优化LFSR| E[优化LFSR与滤波器]C -->|硬件噪声源| F[集成硬件噪声源]C -->|高速并行LFSR| G[设计并行LFSR架构]D --> H[输出随机数]E --> HF --> HG --> HH --> I[结束]

这个流程图描述了从初始化硬件资源到选择随机数生成策略，再到实现具体随机数生成逻辑，并最终输出随机数的设计流程。

总结

通过硬件随机事件的结合，随机数生成器的性能得以提升，进而能够满足不同应用场景对随机数质量的要求。硬件策略通过增加硬件资源来提高性能，而软件策略则通过优化算法和接口来实现性能提升。结合硬件与软件策略，可以在保证随机数质量的同时，实现高速、高效的随机数生成。

5. FPGA平台的随机数生成器的性能优势

5.1 FPGA平台的特点与优势

5.1.1 FPGA平台概述

FPGA（Field-Programmable Gate Array）是一种可通过编程进行配置的逻辑设备，广泛应用于电子设计自动化（EDA）中，以实现各种数字逻辑电路的设计和测试。它由可配置的逻辑块、可编程互连资源和内建的I/O单元构成，允许开发者根据具体应用需求定制硬件功能，无需制造或更换硬件。

FPGA之所以在随机数生成器的设计中备受青睐，主要归功于其高并行性、可重配置性和实时性能。高并行性意味着能够同时执行多个任务，这对于生成大量随机数至关重要。可重配置性则提供了灵活性，允许设计在不改变硬件的情况下通过更新配置来调整随机数生成器的参数。实时性能则确保了随机数生成器能够在微秒或更短的时间内响应，这对于需要实时数据处理的应用场景尤为关键。

5.1.2 FPGA在随机数生成中的优势

在随机数生成方面，FPGA相较于传统CPU或GPU等通用计算平台，具有以下优势：

更低的延迟 ：FPGA可以实现硬件级别的并行处理，从而减少数据处理的延迟，尤其对于高速随机数生成场景至关重要。
更高的吞吐量 ：在同等频率下，FPGA能够同时处理多个随机数生成任务，大大提高了单位时间内生成随机数的数量。
定制化性能 ：FPGA允许用户根据特定的应用需求设计硬件逻辑，从而对随机数生成的算法进行优化。
能源效率 ：与传统处理器相比，FPGA在执行特定计算任务时通常消耗更少的能源。

5.2 随机数生成器的优化与应用实例

5.2.1 随机数生成器的优化方法

FPGA平台上的随机数生成器优化通常涉及以下几个方面：

算法优化 ：选择适合硬件实现的随机数生成算法，如线性反馈移位寄存器（LFSR）或线性同余生成器（LCG），这些算法可以高效地在硬件上实现。
资源优化 ：合理分配FPGA的逻辑资源，包括查找表（LUTs）、寄存器、DSP单元等，以减少资源浪费。
时钟管理 ：优化时钟域和时钟频率，以实现低延迟的随机数生成。
内存使用优化 ：设计高效的内存访问模式以存储和管理随机数，例如使用FIFO缓存、双缓冲策略等。

5.2.2 随机数生成器在实际应用中的案例分析

在实际应用中，FPGA平台上的随机数生成器在众多领域都表现出色，如：

加密货币挖矿 ：在比特币和其他加密货币的挖矿过程中，需要大量的随机数来生成哈希值，FPGA平台上的随机数生成器能够提供快速、稳定的随机数。
游戏机 ：游戏机中使用FPGA生成的随机数来实现游戏中的抽奖、彩票、随机事件等，提高了游戏的趣味性和不可预测性。
科学仿真 ：在高性能计算和科学仿真中，随机数生成器用于模拟自然现象，FPGA由于其出色的并行处理能力，在这类应用中具有独特优势。

下面是一个简单的FPGA平台上随机数生成器的Verilog代码示例，并附有逻辑分析：

module random_number_generator( input clk, // 时钟信号 input reset_n, // 异步复位信号，低电平有效 output reg [31:0] out // 32位随机数输出);// 一个简单的线性反馈移位寄存器（LFSR）实现reg [31:0] lfsr_reg = 32\'hFFFFFFFF; // 初始化LFSR寄存器always @(posedge clk or negedge reset_n) begin if (!reset_n) begin lfsr_reg <= 32\'hFFFFFFFF; // 异步复位 end else begin // 基于线性同余法的反馈计算 lfsr_reg <= {lfsr_reg[30:0], (lfsr_reg[31] + lfsr_reg[17]) & 1\'b1}; out <= lfsr_reg; endendendmodule

逻辑分析 ： - 此Verilog代码实现了32位线性反馈移位寄存器（LFSR），用于生成伪随机数。 - LFSR通过位移和选择特定位进行XOR运算实现反馈。 - 当 reset_n 信号为低时，LFSR寄存器将重置为初始值 32\'hFFFFFFFF 。 - 每个时钟上升沿，寄存器进行移位操作，并将反馈位添加到最低位。

参数说明 ： - clk ：输入时钟信号，用于驱动LFSR的时序操作。 - reset_n ：低电平有效的异步复位信号。 - out ：输出的32位随机数，适用于FPGA内部或外部的随机数需求。

通过上述的硬件随机数生成器设计，我们展示了FPGA在随机数生成方面的性能优势，同时也提供了优化策略和具体的应用案例。这种性能优势使得FPGA成为在要求高速度和高可靠性的随机数生成场景中的理想选择。

6. 总结与展望

6.1 研究成果总结

6.1.1 随机数生成技术的现状

在现代电子设计自动化(EDA)领域，随机数生成技术已经成为了不可或缺的一部分。随着计算需求的增长，尤其是在加密算法、仿真测试以及信号处理中的应用，对随机数生成器(RNG)的性能和安全性提出了更高的要求。当前，随机数生成技术主要分为硬件随机数生成器(HRG)和软件随机数生成器(SRG)两大类。硬件生成器通常利用物理噪声源，提供了更好的随机性，而软件生成器则依赖于算法来产生伪随机数序列。

6.1.2 本研究的主要贡献

本文深入研究了随机数生成技术，并详细讨论了在FPGA平台上实现随机数生成器的设计与优化。本研究的主要贡献包括：

提出了一种基于Verilog的随机数生成器设计方法，该方法结合了线性同余法和其他随机算法，提高了生成随机数的质量和效率。
通过使用硬件随机事件，如热噪声或者时钟抖动，来丰富随机数源，提高了随机数的不可预测性和安全性。
展示了如何优化FPGA中的随机数生成器，并提供了一系列性能提升策略，包括硬件架构优化和软件层面的改进。
实现了一个针对FPGA平台的随机数生成器，并通过实际案例分析了其性能优势。

6.2 未来研究方向与展望

6.2.1 随机数生成技术的潜在改进方向

尽管当前的随机数生成技术已经取得了显著进展，但在某些方面仍有改进的空间：

量子随机数生成器(QRNG) ：随着量子计算的发展，利用量子效应产生的随机数，可能为随机数生成带来根本性的进步，特别是在提供真随机数方面。
新型算法的探索 ：继续寻找和开发新的算法，以应对不同应用场景下对随机数生成器的需求。
安全性增强 ：随着随机数生成技术在加密领域的广泛应用，提高其抗攻击能力，确保生成的随机数的安全性是未来研究的一个重要方向。

6.2.2 FPGA在随机数生成领域的发展前景

FPGA由于其并行处理能力和可重构特性，在随机数生成领域展现了巨大的潜力。未来，FPGA在该领域的发展前景广阔：

集成化与系统化 ：随着FPGA集成度的提升，未来的FPGA将能集成更多功能，包括复杂的随机数生成器，可为特定应用提供系统级解决方案。
更广泛的适用性 ：研究者们正致力于开发适用于不同应用场景的随机数生成器，使其更加高效和易于部署。
智能化与自动化 ：借助机器学习等技术，未来的FPGA随机数生成器可能实现自适应调整算法参数，以达到最优的随机数生成效果。

通过以上讨论，我们可以看出，随机数生成技术是一个不断进步和发展的领域，而FPGA由于其独特的硬件优势，在未来随机数生成器的研究与应用中将扮演越来越重要的角色。随着技术的演进，我们可以期待随机数生成器在性能、安全性和适用性上都将实现新的突破。