Vivado 使用教程

技术文档

一、创建工程

二、创建文件

三、编写代码

四、仿真验证

五、配置管脚

六、生成Bitstream文件并烧录

一、创建工程

1.左边创建（或打开）工程，右侧可以快速打开最近打开过的工程。

2.来到这一步，命名工程并设置工程的存放路径（这里以D触发器为例）

3.选择RTL点击next。会来到添加文件环节（可以在这里添加.v等文件，不过后面再添加是一样的）直接点击next。

4.选择芯片型号（根据开发板选，这里随便选的），完成后点next会弹出信息概要，finish完成。

二、创建文件

完成上述步骤会进入当前界面：

1.工程管理器add sourse添加（创建）设计文件，创建文件后选择Verilog语言并命名。

2.定义端口（可选），若在这定义后，文件会自动生成端口定义的代码，比自己敲省时间更方便。

（端口没有说明类型即默认wire类型，可根据情况定义reg类型：“output reg q”）

3.设计文件创建完成

三、编写代码

1.代码以D触发器为例：

`timescale 1ns / 1ps //timescale 时间单位/精度module dff(  //D触发器 input wire clk, //时钟信号 input wire d, //输入信号 output reg q, //输出信号 output reg q_n //输出信号取反 );always@(posedge clk) begin q <= d; q_n <= !d;end endmodule

2.保存后编译（Run Synthesls），再修改报错直到通过。

图示两处都是编译。点击后来到右图点OK，Number of Jobs 即 CPU 工作线程数，这个与电脑配置有关，配置越高可选数量越多（图片标注有误忽略）。编译的报错可在massage里面查看，尤其注意 error。

四、仿真验证

1.编译成功后创建仿真文件并完成代码编写，参考“步骤二”中设计文件的创建：

（需选择 “add or create simulate sourse” ）

test bench 代码如下：

`timescale 1ns / 1ps  //timescale 时间单位/精度module dff_tb( );  //仿真一般无端口列表reg clk_sim;reg d_sim;wire q_sim;wire q_n_sim;always #10 clk_sim = ~clk_sim; //每10个时间单位对clk进行翻转,即周期为20个单位initial begin clk_sim = 0; d_sim = 0; #20; //延时20个时间单位(20ns) d_sim = 1; #40; d_sim = 0; #100; $stop;  //停止仿真enddff dff(//模块例化： 原模块名----在顶层文件中命名为 .clk (clk_sim), //原模块端口名----要连接的端口名 .d (d_sim), .q (q_sim), .q_n (q_n_sim));endmodule

2.保存后编译（Run Synthesls），再修改报错直到通过。

3.波形仿真点击Run Simulation

（注意1：当有多个tb文件时，选中要仿真的tb文件右键设为顶层再仿真）

（注意2：vivado仿真上限时间在tool-setting-simulation中设置，仿真波形不全看看是否不够）