vivado使用步骤

 1.Vivado简介

HLS优点：加速生成

缺点：依赖工具，不方便优化底层代码

2.VIivado开发流程

分析与综合：

1) 分析：主要检查设计文件的语法和语义错误，确保HDL代码（如Verilog或VHDL）符合规范，同时解析设计层次结构。

2) 综合：将RTL级设计转换为门级网表（由FPGA支持的逻辑单元如LUT、触发器组成），同时优化逻辑资源的使用。

约束输入：约束输入用于定义设计中的时序、物理布局和IO引脚分配等关键参数。约束文件通常以 .xdc（Xilinx Design Constraints）格式存储

1）物理约束：用于指定引脚分配、布局位置等物理限

2）时序约束：用于定义时钟频率、输入输出延迟等时序要求

3）其他约束：包括电源管理、配置选项等

3.实际使用Vivado

版本为2024.2

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1.创建工程

开发顺序从上到下

2.设计输入

有写好的代码可以直接添加，没有可以创建新的文件，下面创建新文件

Verilog闪灯程序

module led_twinkle( input sys_clk, //系统时钟 input sys_rst_n, //系统复位，低电平有效 output[1:0] led //LED灯 );reg [25:0] cnt; //对计数器的值进行判断，输入LED的状态assign led = (cnt < 26\'d2500_0000) ? 2\'b01 : 2\'b10 ;//assign led =(cnt<26 d5)?2\'b01:2\'b10://仅用于访真//计数器在0~5000_000之间进行计数always @ (posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) cnt <= 26\'d0; else if(cnt< 26\'d5000_0000) //eise if(ent<26\'d10)//仅用于仿真 cnt <= cnt + 1\'b1; else cnt<= 26\'d0;end endmodule

3.RTL分析设计

生成下图右侧原理图

4.做IO引脚的约束

将所有的引脚都分配完之后进行保存（快捷键 ctrl+s），保存的文件夹命名和项目命名一致，此次命名为led_twinkle,然后生成.xdc文件

5.分析综合、设计实现、生成比特流

方法一逐步进行

方法二 直接生成比特流——>选择CPU的核心数

6.开发板硬件电路模式设置

暂时略

7.配置芯片、程序烧写

1）将vivado与开发板连接。

2）写入比特流

3）硬件观察写入结果

8.注意！

由于暂时没有开发板，涉及硬件部分内容有所缺失（4-7节），下篇文章更新仿真（testbench、看波形、功能验证）

本专栏是笔者学习自用，如有问题欢迎指正。相互交流。

参考视频链接

vivado视频教程：

第一讲：第4.1讲 Vivado软件的使用（第一讲）_哔哩哔哩_bilibili

第二讲：第4.2讲 Vivado软件的使用（第二讲）_哔哩哔哩_bilibili

第三讲：第4.3讲 Vivado软件的使用（第三讲）_哔哩哔哩_bilibili